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5． 部分，结参考答考试课程 EDA技术与VHDL 考试日期 2005年 月 日 成 绩 卷 课程号 教师号 任课教师名 考生姓名 学号（8位） 年级 专业 一、单项选择题：（20分） 1． 6． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述 A. 时的功能块，但不涉及实现该功能块的具体电路的IP核为__________。A A .软IP B.固IP C.硬IP D.都不是 7． 2． C. 双综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。D A. 行速度（ 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射①流B. A. ①的网表文件； C. C. ② 8． 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过D. 页脚内容1
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程，并且这种映射关系是唯一的（即综合结果是唯一的）。 3． A. S大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，9． 正确的是__C__。 A. FPGA是基于乘积项结构的可编程逻辑器件； FPGA是全称为复杂可编程逻辑器件； 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； 在Altera公司生产的器件中，MAX7000系列属FPGA结构。 B. C. D. 4． 10．下列进程中的变量赋值语句，其变量更新是_________。A A. 立即完成； 按顺序完成； 在进程的最后完成； 都不对。 B. C. D. 页脚内容2
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二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分） 1. 四、VHDVHDL 超高速集成电路硬件描述语言 仔细阅读2. FPGA 现场可编程门阵列 3. RTL 寄存器传输级 4. SOPC 可编程片上系统 5. EAB 嵌入式阵列块 1 LIB2 USE3 4 ENT5 三、VHDL程序填空：（10分） 下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。 6 7 END-- N-bit Up Counter with Load, Count Enable, and -- Asynchronous Reset library ieee; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_arith.all; 8 ARC9 10 BEG11 12 13 14 entity counter_n is generic (width : integer := 8); port(data : in std_logic_vector (width-1 downto 0); 15 16 17 页脚内容4
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load, en, clk, rst : in std_logic; q : out std_logic_vector (width - 1 downto 0)); 18 19 end counter_n; 20 21 ENDarchitecture behave of counter is signal count : std_logic_vector (width-1 downto 0); 1. 在MAbegin process(clk, rst) begin if rst = '1' then count <= (others => ‘0’); ―― 清零 Error: Lhave THEN, b指出并修错误1 错误2 12 行ifelsif clk’event and clk = ‘1’ then ―― 边沿检测 if load = '1' then count <= data; 3 行程序elsif en = '1' then count <= count + 1; 2. 若编译end if; end if; end process; q <= count; 当前编译页脚内容5
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end behave; 页脚内容6
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五、VHDL程序设计：（15分） 设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。 SEL(1:0)SEL00AIN(1:0)BIN(1:0)COUTA or BA xor BA and BA nor B“XX” 六、根据MUXCOUT(1:0)011011OTHERSLibrary (a) 用if语句。 (b) 用case 语句。 (c) 用when else 语句。 Use ieeeLibrary ieee; Use ieee.std_logic_1164.all; Entity m Port ( di Entity mymux is Port ( sel : in std_logic_vector(1 downto 0); -- 选择信号输入 End my Ain, Bin : in std_logic_vector(1 downto 0); Cout : out std_logic_vector(1 downto 0) ); -- 数据输入 Architec SignEnd mymux; Begin Qou页脚内容8
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Architecture one of mymux is Begin Process (sel, ain, bin) Begin If sel = “00” then cout <= ain or bin; Elsif sel = “01” then cout <= ain xor bin; Elsif sel = “10” then cout <= ain and bin; Else cout <= ain nor bin; End if; ProBegIf cl EndEnd behEnd process; End one; Architecture two of mymux is Begin Process (sel, ain, bin) Begin Case sel is when “00” => cout <= ain or bin; 页脚内容9
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when “01” => cout <= ain xor bin; when “10” => cout <= ain and bin; when others => cout <= ain nor bin; End case; End process; End two; Architecture three of mymux is Begin Cout <= ain or bin when sel = “00” else Ain xor bin when sel = “01” else Ain and bin when sel = “10” else ain nor bin; End three; 页脚内容10
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七、综合题：（20分） （一）已知状态机状态图如图a所示；完成下列各题： in_a = “00”in_a = “01” in_a /= “00” EndProBeg st0out_a <= “0101”;st1out_a <= “1000”; in_a = “11”in_a /= “11”in_a /= “01”st3out_a <= “1101”;in_a /= “11”st2out_a <= “1100”;in_a = “11” 图a 状态图 clkresetc_stateout_aREGn_stateCOM in_a 图b 状态机结构图 1. 试判断该状态机类型，并说明理由。 该状态机为moore型状态机，输出数据outa和输入ina没有直接逻辑关系，outa是时钟页脚内容12
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clk的同步时序逻辑。 2. 根据状态图，写出对应于结构图b，分别由主控组合进程和主控时序进程组成的VHDL有限状态机描述。 Library ieee; Use ieee.std_logic_1164.all; Entity mooreb is Port (clk, reset : in std_logic; Ina : in std_logic_vector (1 downto 0); Outa : out std_logic_vector (3 downto 0) ); EndEnd one3. End mooreb; Architecture one of mooreb is Type ms_state is (st0, st1, st2, st3); （c_stateSignal c_st, n_st : ms_state; Begin Process (clk, reset) Begin If reset = ‘1’ then c_st <= st0; 4. 页脚内容13
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Elsif clk’event and clk = ‘1’ then c_st <= n_st; 原理。 方法1，方法2，方法3，刺 页脚内容14
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（二） 已知一个简单的波形发生器的数字部分系统框图如下图所示 Library iUse ieee.Entity my Port End mysq图中lcnt、lrom都是在MAX+PlusII中使用MegaWizard调用的LPM模块，其VHDL描述中Entity部分分别如下： Architect SignaENTITY lcnt IS PORT ( ); clock q : IN STD_LOGIC ; Comp End c: OUT STD_LOGIC_VECTOR (9 DOWNTO 0) Comp END lcnt; End cENTITY lrom IS Begin 页脚内容16
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PORT ( ); address q : IN STD_LOGIC_VECTOR (9 DOWNTO 0); U1 : lU2 : lEnd one;: OUT STD_LOGIC_VECTOR (9 DOWNTO 0) END lrom; 试用VHDL描述该系统的顶层设计（使用例化语句）。 页脚内容17
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EDA期末考试题03
