电子科技大学计算机科学与工程学院
标 准 实 验 报 告
（实验）课程名称： 计算机组成原理实验
电 子 科 技 大 学
电子科技大学教务处制表
实 验 报 告
学生姓名： 郫县尼克杨 学 号： 2014 指导教师：陈虹 实验地点： 主楼A2-411 实验时间：12周-15周 一、 实验室名称：
主楼A2-411
二、 实验项目名称：
单周期CPU的设计与实现。
三、 实验学时：
8学时
四、 实验原理：
（一） 概述
单周期（Single Cycle）CPU是指CPU从取出1条指令到执行完该指令只需1个时钟周期。
1个时钟周
Clock
指令0 指令1 指令2 期 指令4 指令5 一条指令的执行过程包括：取指令→分析指令→取操作数→执行指令→保存结果。对于单周期CPU来说，这些执行步骤均在一个时钟周期内完成。 （二） 单周期cpu总体电路
本实验所设计的单周期CPU的总体电路结构如下。
（三） MIPS指令格式化
MIPS指令系统结构有MIPS-32和MIPS-64两种。本实验的MIPS指令选用MIPS-32。以下所说的MIPS指令均指MIPS-32。
MIPS的指令格式为32位。下图给出MIPS指令的3种格式。
31
26 25
21 20
16 15
11 10
6 5
0
R型指令
31
op
26 25
rs
21 20
rt
16 15
rd sa func
0
I型指令
31
op
26 25
rs rt immediate
0
J型指令 op address
本实验只选取了9条典型的MIPS指令来描述CPU逻辑电路的设计方法。下图列出了本实验的所涉及到的9条MIPS指令。
五、 实验目的
1、掌握单周期CPU的工作原理、实现方法及其组成部件的原理和设计方法，如控制器、运算器等。?
2、认识和掌握指令与CPU的关系、指令的执行过程。?
3、熟练使用硬件描述语言Verilog、EDA工具软件进行软件设计与仿真，以培养学生的分析和设计CPU的能力。
六、 实验内容
（一）拟定本实验的指令系统，指令应包含R型指令、I型指令和J型指令，指令数为9条。
（二）CPU各功能模块的设计与实现。 （三）对设计的各个模块的仿真测试。 （四）整个CPU的封装与测试。
七、 实验器材（设备、元器件）：
（一）安装了Xilinx ISE Design Suite 13.4的PC机一台
（二）FPGA开发板：Anvyl Spartan6/XC6SLX45
（三）计算机与FPGA开发板通过JTAG（Joint Test Action Group）接口连接，其连接方式如图所示。
八、 实验步骤
一个CPU主要由ALU（运算器）、控制器、寄存器堆、取指部件及其它基本功能部件等构成。?
在本实验中基本功能部件主要有：32位2选1多路选择器、5位2选1多路选择器、32位寄存器堆、ALU等。
（一）新建工程（New Project）
启动ISE Design Suite 13.4软件，然后选择菜单File→New Project，弹出New
Project Wizard对话框，在对话框中输入工程名CPU，并指定工作路径D:\\Single_Cycle_CPU。
（二）基本功能器件的设计与实现
（1）多路选择器的设计与实现
a.5位2选1多路选择器（MUX5_2_1）的设计与实现
在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，创建一个Verilog Module模块，名称为：MUX5_2_1，然后输入其实现代码：
MODULE MUX5_2_1(
INPUT [4:0] A, INPUT [4:0] B, INPUT SEL, OUTPUT [4:0] O
);
ASSIGN O = SEL ? B : A;
ENDMODULE
在ISE集成开发环境中，对模块MUX5_2_1进行综合（Synthesize），综合结果如图所示：
在ISE集成开发环境中，对模块MUX5_2_1进行仿真（Simulation）。输入如下测式代码：
MODULE MUX5_2_1_T;
// INPUTS
REG [4:0] A; REG [4:0] B; REG SEL;
// OUTPUTS
WIRE [4:0] C;
// INSTANTIATE THE UNIT UNDER TEST (UUT) MUX5_2_1 UUT ( .A(A), .B(B), .SEL(SEL),
.C(C) );
INITIAL BEGIN
// INITIALIZE INPUTS A = 0; B = 0;
SEL = 0;
// WAIT 100 NS FOR GLOBAL RESET TO FINISH #100;
A = 5'B10100;
B = 0;
SEL = 1;
// WAIT 100 NS FOR GLOBAL RESET TO FINISH #100;
A = 1;
B = 5'B10000;
SEL = 0;
// WAIT 100 NS FOR GLOBAL RESET TO FINISH #100;
A = 5'B00000;
B = 5'B11000;
SEL = 1;
// ADD STIMULUS HERE
END
ENDMODULE
然后进行仿真，仿真结果如图所示：
b.32位2选1多路选择器的设计与实现
在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，创建一个Verilog Module模块，名称为：MUX32_2_1，然后输入其实现代码：
MODULE MUX32_2_1( INPUT [31:0]A , INPUT [31:0]B, INPUT SEL, OUTPUT [31:0] O );
ASSIGN O= SEL?B:A; ENDMODULE
在ISE集成开发环境中，对模块MUX32_2_1进行综合（Synthesize），综合结果如图所示：
在ISE集成开发环境中，对模块MUX32_2_1进行仿真（Simulation）。首先输入如
下测式代码：
MODULE MUX32_2_1_T;
// INPUTS
计算机组成原理实验报告 单周期CPU的设计与实现
