.
if(counter1==8'b10010111)//当counter等于156时 begin
counter1<=8'b00000000;//counter清零 t1<=t1 + 1;//t1取反
end else begin
counter1<=counter1 + 1; t1<=t1;
end
end begin
counter1<=8'b00000000; t1<=0; end
else
endmodule
3.6.13UART波特发生器程序仿真图 如图3-11；
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图3-11UART波特发生器程序仿真图
由图判读：
1.当clk_enable为0时，时钟不计时； 2.当clk_enable为1时，时钟计时
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FPGA的UART完整设计
.if(counter1==8'b10010111)//当counter等于156时begincounter1<=8'b00000000;//counter清零t1<=t1+1;//t1取反endelse
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