题目: 基于VHDL的占空比50%的7分频电路设计
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摘要：在数字逻辑电路设计中，分频器是一种基本电路， 通常用来对某个给
定频率的时钟进行分频， 得到所需的时钟。时序电路设计中需要各种各样的分频器来获得不同频率的时钟，其中以整数分频器最为常见。整数分频可以简单的使用模 n计数器实现，即随驱动时钟跳变n 次后就输出一个进位脉冲，然后立即被清零或置位，再开始新一轮的循环的计数。 模 n计数器的进位脉冲的宽度一般与驱动时钟相同， 这对于边沿驱动的时序逻辑并不会带来什么问题。但是在某些需要使用电平逻辑的设计中，我们更希望分频时钟拥有 50%，或者与驱动时钟相同的占空比。 这时就需要通过另外的逻辑方法来进行分频， 或者使用 PLL。在基于 CPLD（复杂可编程逻辑器件）/FPGA（现场可编程门阵列）的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频， 但对等占空比的奇数分频及半整数分频的实现较为困难。 本文利用 VHDL（超高速集成电路硬件描述语言），通过 Quartus II 7.1 开发平台，设计了一种能够实现占空比50%的7分频电路设计，这种设计方法原理简单，可重用性好，而且只需很少的逻辑宏单元。
关键词： VHDL 占空比 分频器
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1、VHDL语言 ................................................................................................................ 3
1.1 、VHDL语言的介绍 .......................................................................................... 3
1.2 、VHDL语言的特点 .......................................................................................... 3
2、分频电路的设计 ....................................................................................................... 3
2.1分频电路的分类： ............................................................................................ 3
2.2 任意奇数倍（2N+1）分频 .................................................................................. 4
2.3 占空比为 50％的分频 ........................................................................................ 4
3、 占空比为50%的7分频电路的设计 ........................................................................... 4
3.1、7分频电路的RTL视图，如下：....................................................................... 4
3.2、基于VHDL的占空比为50%的7分频电路的代码程序 ............................... 5
3.3、占空比为50%的7分频仿真 .......................................................................... 6
4、心得体会 .................................................................................................................... 7
5、参考文献 .................................................................................................................... 8
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基于VHDL的占空比50%的7分频电路设计
